quartus ii 9.0破解版(附破解器)

quartus ii 9.0破解版是一款由Altera公司出品的PLD开发平台。在全球范围内具有很高的知名度，这源于它高效的性能和完美的操作，quartus ii 9.0破解版是FPGA、CPLD以及结构化ASIC设计方面的领导者。
另外，quartus ii 9.0破解版通过和DSP Builder工具与Matlab/Simulink相结合，可以方便地实现各种DSP应用系统，支持Altera的片上可编程系统（SOPC）开发，集系统级设计、嵌入式软件开发、可编程逻辑设计于一体，是一种综合性的开发平台。具有强大设计能力和容易操作的可编程逻辑的设计环境, 是数字系统设计者的首选。

安装方法：

首先安装主程序，下载本站体用的数据包，双击“90_quartus_windows”，进入安装页面。
选择安装目录，文件程序较大，建议安装在空间较大的D盘

这里点击next-I accept...


到这等待1到2分钟，完成主程序的安装

接下来就是破解步骤，运行破解器，点击“应用补丁”，然后选择你的安装目录下的“bin”文件夹下的“sys_cpt.dll”打开，

然后保存license文件。

用记事本打开license.dat，用你的网卡号替换(在Quartus的Tools菜单下选择License Setup，下面就有NIC ID)。

9. 在Quartus II9的Tools菜单下选择License Setup，然后选择License file，最后点击OK。

功能特色：

quartus ii 9.0破解版提供了完全集成且与电路结构无关的开发包环境，具有数字逻辑设计的全部特性，包括：
可利用原理图、结构框图、VerilogHDL、AHDL和VHDL完成电路描述，并将其保存为设计实体文件；
芯片（电路）平面布局连线编辑；
LogicLock增量设计方法，用户可建立并优化系统，然后添加对原始系统的性能影响较小或无影响的后续模块；
功能强大的逻辑综合工具；
完备的电路功能仿真与时序逻辑仿真工具；
定时/时序分析与关键路径延时分析；
可使用SignalTap II逻辑分析工具进行嵌入式的逻辑分析；
支持软件源文件的添加和创建，并将它们链接起来生成编程文件；
使用组合编译方式可一次完成整体设计流程；
自动定位编译错误；
高效的期间编程与验证工具；
可读入标准的EDIF网表文件、VHDL网表文件和Verilog网表文件；
能生成第三方EDA软件使用的VHDL网表文件和Verilog网表文件。
　

常见问题

1.多模块或多进程驱动同一信号
Error （10028）： Can‘t resolve multiple constant drivers for net “FLASH_A［7］” at led.v（32）
用Verilog描述电路时，一个信号只能在一个进程中驱动，如果在多个进程中对其驱动的话将产生如上错误。解决方法为可以另加一个信号，通过在另一个进程中监视这个信号做出相应的动作。
2.多功能管脚的设置
在用FLASH分配完管脚后编译出现如下错误：
Error： Can’t place multiple pins assigned to pin location Pin_108 （IOC_X34_Y2_N0）
nfo： Fitter preparation operations ending： elapsed time is 00:00:00　
Error： Can‘t fit design in device
Error： Quartus II Fitter was unsuccessful. 2 errors， 0 warnings
Error： Quartus II Full Compilation was unsuccessful. 4 errors， 56 warnings
原因是不能分配给多功能管脚PIN_108。
这是由于PIN_108是一个多功能管脚，还有一个功能是nCEO，也是默认的功能。如果要用它当普通IO，需要提前设置一下：assignments》device》device and pin options》dual-purpose pins里面把nCEO设置成use as regular i/o就可以了。
3.CLK 连接
SOPC综合后资源占用LE只有几百，警告数量数百。
原因一般是CLK的连接有问题。CPU在没有时钟的情况下形同虚设，在综合时被综合掉，产生大量警告
4.行波时钟警告
分频计数作为了另外一个电路的时钟，这种用法叫做行波时钟。在FPGA设计中是不推荐的，所以在综合时会产生警告：
Warning： Found 2 node（s） in clock paths which may be acting as ripple and/or gated clocks -- node（s） analyzed as buffer（s） resulting in clock skew.
关于FPGA时钟，多说几句。FPGA设计中一般都会使用一个主时钟，也就是晶振的时钟。时序逻辑用到的各种时钟都是通过这个主时钟分频得到的。如果一个时钟驱动的逻辑门比较多的话，为了增加它的驱动能力就需要将它设置成全局时钟。多个时钟在FPGA内部是可以同时工作的，但是使用的时候要注意时序问题。
关于全局时钟，再多说几句。23，24，27，28是EP2C8Q208的四个全局时钟管脚。他们比一般的IO管脚驱动能力更强，通常建议将时钟信号绑定在这些管脚上，以保证时钟信号的驱动质量.4个管脚是等效的，可以用不同时钟同时驱动他们，这样FPGA内部可以工作在多个时钟域下，不同电路由不同时钟来驱动。
5.仿真时存储器初始化
在使用FPGA内部的RAM时，会有一个初始化文件.mif，给RAM加上初始值或当作ROM用，因此仿真时必须把相应数据导入，首先要把mif文件转换为.hex文件或.rif文件。
在Quartus II环境下，打开mif文件，点Save As，选择Hexadecimal（Intel-Format） File（*.hex），或者点击Export，用Save as type选择RAM Initialization File （*.rif），也可能在命令行下输入：
mif2rif
打开ram模块文件，找到lpm_file或init_file，指向刚刚生成的hex文件或rif文件。
lpm_ram_dp_component.lpm_file = “path
使用hex文件时，不需要compiler directives，使用rif文件时，需要加入USE_RIF，如下
vlog -work alter_mf altera_mf.v +define+USE_RIF=1
这样就完成了数据导入。