HDL语言仿真软件modelsim 10.1c 64位&32位破解版

modelsim 10.1c是一款业界最为优秀的HDL语言仿真软件。软件能提供非常友好的仿真环境，且也是目前唯一的单内核就能支持VHDL和Verilog混合仿真的仿真器。modelsim 10.1c采用了直接优化的编译技术、Tcl/Tk技术、和单一内核仿真技术，以此其编译仿真速度极快，且编译的代码可与平台无关，因此可更好的保护IP核，它个性化的图形界面和用户接口，可以为用户加快调错提供强有力的手段，是FPGA/ASIC设计的首选仿真软件。此外，modelsim 10.1c集成了性能分析、波形比较、代码覆盖、数据流ChaseX、Signal Spy、虚拟对象Virtual Object、Memory窗口、Assertion窗口、源码窗口显示信号值、信号条件断点等众多调试功能，可以很好的帮助用户进行HDL语言的仿真设计。

安装教程

一、鼠标右键解压modelsim 10.1c安装包，然后双击“modelsim-win64-10.1c-se.exe”开始安装的第一步
二、提示用户“现在开始要安装modelsim，用户是否同意”以及其他安装时需要注意的事项。用户可直接默认跳过，并且点击“Next”

三、选择软件的安装路径，可直接默认“Next”跳过设置，也可点击“BROWSE”自定义程序的安装路径。

四、如果选择默认路径的用户，系统机会提示“本机没有该文件夹，是否自动创建该文件夹”，直接点击“YES”允许程序自己创建文件夹

五、显示相关的许可证协议，这里具体介绍了相关许可证的安装需要的注意事项和相关信息。直接点击“Agree”直接安装

六、开始正式的安装，安装到50%的时候，程序会弹出窗口，并询问：
“Would you like a shortcut to Modelsim palaced on you desktop”：是否要创建桌面快捷方法
这里建议点击“Yse”

七、再次弹出窗口，并提示：
“Would you like the Modelsim executable directory added to your path？This is useful for batch compiles and simulations from DOS boxes”:是否将Modelsim的路径添加到你的路径（Start菜单吧）里面
建议点击“Yse”

八、提示是否添加硬件安全钥匙驱动，并解释相关的驱动信息，这里建议点击“No”

九、点击“DONe”完成安装并退出安装界面

破解教程

一、将安装包内的“MentorKG.exe”和“patch_dll.bat”复制到软件的安装目录的win64或wiin32文件夹下
复制说明：
1.默认路径为“C:modeltech64_10.1cwin64”
2.如果用户修改过安装路径，但是却忘记的，建议：鼠标右键点击modelsim 10.1c桌面快捷启动项，然后点击“打开文件位置”即可直接定位到安装目录中

二、鼠标右键点击“patch_dll.bat”,然后点击“用记事本打开该文件”，然后将里面的内容修改为：
attrib -r C:modeltech64_10.1cwin64mgls.dll
pause
attrib +r C:modeltech64_10.1cwin64mgls.dll
pause
输入完成，点击文件-保存

三、保存后，打开patch_dll，执行第一条指令，也就是按一次“Enter”键，之后不要关闭，也不要去管他
四、使用命令提示符来执行，win+r运行cmd，再次打开一次cmd窗口，输入以下命令：
1.cd c:（如果用户安装路径是c盘就定义C，d盘就定义D）完成按enter键

2.CD c:modeltech64_10.1c/win64（同样安装路径根据用户自定义的路径决定）同样完成按enter键

3.连续输入以下命令：
attrib -r mgls.dll
attrib -r mgls64.dll
MentorKG.exe -patch .（这里一定要注意空格）
完成按enter键

4.出现如下信息，等待1-3分钟即会弹出相应的注册文件，点击文件-另存为，将其保存在modelsim的主目录中，默认为C:modeltech64_10.1c

5.继续输入：
attrib +r mgls.dll
attrib +r mgls64.dll

五、再次运行刚才打开的patch_dll文件，继续按Enter键执行下一条命令
六、右击我的电脑或计算机—属性-高级系统设置—环境变量

七、点击在系统变量的新建，第一个格写：MGLS_LICENSE_FILE,第二个写你刚才license.txt保存的地址（我的是C:modeltech64-10.1cLICENSE.TXT）连续选确定退出

八、完成程序的破解，用户可完全免费使用modelsim 10.1c啦

功能特色

1、RTL和门级优化，本地编译结构，编译仿真速度快，跨平台跨版本仿真
2、单内核VHDL和Verilog混合仿真
3、源代码模版和助手，项目管理
4、集成了性能分析、波形比较、代码覆盖、数据流ChaseX、Signal Spy、虚拟对象Virtual Object、Memory窗口、Assertion窗口、源码窗口显示信号值、信号条件断点等众多调试功能
5、C和Tcl/Tk接口，C调试
6、对SystemC的直接支持，和HDL任意混合
7、支持SystemVerilog的设计功能
8、对系统级描述语言的最全面支持，SystemVerilog，SystemC，PSL
9、ASIC Sign off
10、可以单独或同时进行行为（behavioral）、RTL级、和门级（gate-level）的代码

常见问题解答

1、直接将用VerilogHDL编写的128分频器程序count128.v设置为工程的顶层设计文件，编译失败？
快速建立了一个只有一个器件的电路图文件：Msim.bdf,将输入输出信号直接引出来，并将其设为顶层文件，编译通过
2、编译通过后进行仿真，仿真失败？
原因是：
已经设定仿真语言为Verilog HDL
解决方法：
用手工重新写了一段Verilog HDL语言的顶层设计文件MSim.V。编译通过，并且仿真正常
3、波形加载慢的问题解决办法？
方法一
先仿真1ms，然后zoom full一次，在此基础上再跑1ms，再zoom full，依此类推跑到10ms，这时再zoom full就很快地完成了。我猜原因是前面的9次zoomfull建立了一些缓存数据，以供第10次使用，所以变快了
方法二
变化频率最大的信号删除掉，通常情况下，变化频率最大的信号是时钟信号，如果一定要保留，那么可以将该信号的format设为literal，或者event，如果format是logic，将严重拖慢画波形的速度。设置的方法是在波形信号处点击右键，选择format->literal